Hiện tượng phóng điện do tĩnh điện (ESD) – Phần 6: Bảo vệ ESD cho VDD và VSS với mạch “power clamp”

(Phần 5: Bảo vệ các I/O)

…

Mạch ESD nối giữa VDD và VSS hoạt động như một công tắc nối giữa hai chân này:

• Trong điều kiện bình thường, nghĩa là khi |VDD – VSS| nằm trong giới hạn điện áp hoạt động của con chíp, mạch ESD này sẽ không dẫn điện – tương đương với công tắc ở trạng thái ngắt.
• Khi |VDD-VSS| đột ngột vượt qua giới hạn hoạt động của con chíp, mạch này sẽ nhanh chóng chuyển sang trạng thái dẫn điện – tương đương với công tắc ở trạng thái đóng – để hạ điện áp giữa VDD và VSS.

Với cách hoạt động như trên, mạch ESD này có chức năng giới hạn điện áp giữa VDD và VSS nên nó thường được gọi là “power clamp”. Từ đây trở đi ta sẽ dùng thuật ngữ “power clamp” để chỉ mạch này.

Sau đây là giới thiệu về một cách thiết kế mạch power clamp được gọi là “RC triggerred power clamp” nghĩa là một mạch power clamp được kích hoạt nhờ một mạch RC. Sơ đồ mạch này được trình bày trong Hình 7.

Hình 7: Sơ đồ mạch power clamp kích hoạt bởi một mạch RC.

Trước hết hãy xem xét hoạt động của mạch trong tình huống đơn giản nhất: sau khi mạch đã được cấp nguồn (power on) một cách ổn định và không có ESD. Trong điều kiện như vậy ta sẽ có VSS = 0V và VDD = V_dd. Khi đó điện áp trên C₁, cũng là điện áp ngõ vào của INV₁, sẽ là V_dd. Nói cách khác, điện áp ngõ vào của INV₁ ở mức cao (logic 1). Chuỗi inverter INV₁/INV₂/INV₃ sẽ làm cho điện áp ở ngõ ra của INV₃ ở mức thấp (logic 0). Transistor M₁, loại NFET, vì vậy sẽ không dẫn điện.

Phức tạp hơn một chút, ta sẽ xem xét hoạt động của mạch khi mạch bắt đầu được cấp nguồn. Kể từ lúc bật công tắc nguồn, giá trị |VDD – VSS| sẽ tăng dần với hằng số thời gian (time constant) nằm trong khoảng mili-giây (phần ngàn giây). Trong tương quan ESD, sự kiện cấp nguồn cũng được xem là điều kiện hoạt động bình thường của mạch vì vậy ta phải thiết kế như thế nào để đảm bảo mạch power clamp không bị kích hoạt trong quá trình cấp nguồn. Như ta vừa phân tích ở trên, muốn M₁ không dẫn điện ta phải đảm bảo điện áp trên C₁ luôn ở mức cao. Nói cách khác, điện áp trên C₁ phải tăng tương ứng với điện áp nguồn |VDD – VSS|. Điều này có nghĩa là hằng số thời gian của mạch, R₁C₁, phải ngắn hơn hằng số thời gian của nguồn hay mạch R₁C₁ “nhanh” hơn nguồn.

Tương tự như vậy hằng số thời gian R₁C₁ cũng phải ngắn hơn hằng số thời gian của các xung nhiễu trên VDD/VSS để đảm bảo mạch power clamp không bị kích hoạt khi có xung nhiễu. Nên nhớ rằng các xung nhiễu trên VDD/VSS không phải là hiếm. Trong các mạch logic, việc một cổng logic chuyển từ 1 sang 0 hay ngược lại sẽ tạo ra “overshoot” trên VDD và “undershoot” trên VSS. Các xung nhiễu này phải được mạch ESD xem là “bình thường” và không tự kích hoạt.

Khi ESD thực sự xảy ra, điện áp giữa VSS và VDD sẽ tăng lên đột ngột với hằng số thời gian nằm trong khoảng nano-giây (phần tỷ giây) như ta đã thấy khi phân tích dòng điện ESD (xem Hình 2, Phần 2). Lẽ dĩ nhiên, ta muốn mạch power clamp được kích hoạt trong trường hợp này. Điều đó có nghĩa là ta muốn điện áp trên C₁ phải ở mức thấp so với |VDD – VSS| để cho điện áp ở cực gate của M₁ ở mức cao và M₁ sẽ dẫn điện. Nói cách khác ta muốn điện áp trên C₁ tăng chậm hơn |VDD – VSS| hay hằng số thời gian R₁C₁ phải dài hơn hằng số thời gian của dòng điện ESD.

Tóm lại, nhìn từ góc độ của người thiết kế mạch – nghĩa là người phải chọn R₁ và C₁ – ta sẽ chọn sao cho:

hằng số thời gian của nguồn (cỡ mili-giây) >> R₁C₁ >> hằng số thời gian của dòng ESD (cỡ nano-giây).

Ta cũng có thể nhìn từ góc độ một người phân tích mạch – nghĩa là phân tích hoạt động của mạch có sẵn – như sau. Do sự hiện diện của R₁, điện áp trên tụ C₁ sẽ không thể thay đổi ngay lập tức mà sẽ nhỏ hơn |VDD – VSS| vào thời điểm ngay sau khi có ESD xảy ra. Điều này có nghĩa là điện áp ngõ vào của INV₁ sẽ ở mức thấp (logic 0) so với điện áp nguồn |VDD – VSS| của nó. Ngõ ra của INV₃ vì vậy sẽ ở mức cao làm cho M₁ dẫn điện. Lúc này VDD và VSS sẽ được kết nối với nhau thông qua M₁ và M₁ trở thành một phần của đường dẫn dòng điện ESD. Khi quá trình phóng điện qua M₁ bắt đầu, điện áp |VDD – VSS| sẽ giảm dần. Đến một thời điểm nào đó điện áp trên C₁ sẽ tương đương với mức cao (logic 1) và chuỗi INV₁/INV₂/INV₃ sẽ đưa điện áp ở cực gate của M₁ về mức thấp làm cho M₁ không dẫn nữa. Mạch điện lại quay về trạng thái hoạt động bình thường.

Một số chú ý khác trong thiết kế mạch RC-triggered power clamp:

• Mạch bảo vệ ESD phải hoạt động trong môi trường dòng và áp cao nên các thành phần mạch như transistor M₁ và các transistor bên trong các inverter phải sử dụng các lớp ô-xít dày cho cực gate.
• Transistor M₁ phải được thiết kế với tỷ lệ W/L lớn để nó có khả năng dẫn dòng điện ESD và có điện trở hiệu dụng nhỏ. Nhìn chung thì M₁ được thiết kế với W/L càng lớn càng tốt.

Trong thực tế, R₁ có thể là điện trở giữa cực drain và cực source của một MOSFET hoạt động trong vùng tuyến tính còn C₁ có thể là điện dung giữa cực gate và cực source/drain của một MOSFET. Khi đó mạch RC triggered power clamp sẽ được thiết kế như trong Hình 8.

Hình 8: Mạch RC-triggered power clamp với R1 và C1 được tạo ra từ các transistor.

Thêm một điều nữa trước khi kết thúc phần power clamp: mạch power clamp như trong Hình 7 và 8 có thể dẫn dòng ESD theo cả hai chiều, từ VDD qua VSS và ngược lại.

…

(Phần 7: Bảo vệ ESD cho các I/O tín hiệu với mạch “double-diode”)