Hiện tượng phóng điện do tĩnh điện (ESD) – Phần cuối: Anti-parallel diodes

(Phần 9: Bảo vệ ESD cho mạch có nhiều nguồn cấp điện)

…

Cách thức hoạt động của anti-parallel diodes trong điều kiện có ESD thì hoàn toàn tương tự như trong mạch double-diode: một trong hai diode sẽ bị phân cực thuận bởi dòng điện ESD và trở nên dẫn diện. Tuy nhiên, việc thiết kế mạch anti-parallel diodes trở nên thú vị hơn khi ta xem xét hoạt động của chúng trong điều kiện không có ESD.

Khi không có ESD ta phải đảm bảo rằng các mạch anti-parallel diodes không dẫn điện. Với các anti-parallel diodes đơn giản như ta đã thấy trong Hình 17 (Phần 9) và được trình bày lại, cho dễ theo dõi, trong Hình 18, chúng sẽ không bị phân cực thuận nếu như |VSS₁ – VSS₂| < V_th và |VDD₁ – VDD₂| < V_th. Nói một cách đơn giản: chênh lệch điện thế giữa các bus VSS với nhau và các bus VDD với nhau không được vượt quá điện áp ngưỡng của một diode (V_th khoảng 0.5-0.7V).

Hình 18: Bảo vệ các nguồn cấp điện bằng anti-parallel diodes.

Với các bus VSS thì khá đơn giản bởi vì trong các mạch CMOS, tất cả các VSS thường có điện thế bằng nhau (và bằng 0V theo quy ước). Do đó anti-parallel diodes ở VSS sẽ không bị phân cực thuận.

Với các bus VDD thì phức tạp hơn. VDD cho phần core của chíp digital có thể chỉ ở mức 1V nhưng VDD cho phần I/O có thể lên đến 1.8V/2.5V/3.3V. Rõ ràng là mức chênh lệch điện áp này, trong khoảng từ 0.8V đến 2.3V, đủ để phân cực thuận một trong hai diode của mạch anti-parallel diodes.

Vấn đề này được giải quyết một cách khá đơn giản: thay vì dùng chỉ một diode, ta dùng nhiều diode mắc nối tiếp trên một nhánh của mạch anti-paralllel diodes để tăng điện áp ngưỡng của nhánh đó. Ví dụ cụ thể chẳng hạn như trong Hình 19: V₁ được nối với VDD của phần core có điện thế 1V còn V₂ được nối với VDD của phần I/O có điện thế 3.3V. Khi đó chênh lệch V₂ – V₁ sẽ là 2.3V. Ta sẽ cần khoảng 5 diode mắc nối tiếp ở nhánh bên dưới của mạch anti-parallel diodes để có được điện áp ngưỡng khoảng 2.5V (giả sử điện áp ngưỡng của 1 diode là 0.5V). Mức điện áp ngưỡng này đủ cao để đảm bảo các diode không dẫn điện trong điều kiện hoạt động bình thường.

Hình 19 – Mạch anti-parallel diodes với điện áp ngưỡng hiệu dụng cao dùng trong trường hợp điện áp nguồn chênh lệch lớn.

Quay lại với mạch bảo vệ ESD trong Hình 18, ta sẽ xem xét tiếp một khía cạnh khác của việc bảo vệ các power bus. Ta thấy rằng có 2 đường dẫn điện chạy song song với nhau qua hai anti-parallel diodes ở VDD và VSS. Vậy nên nếu ta có bỏ bớt đi một trong hai cặp anti-parallel diodes thì dòng điện ESD vẫn được dẫn một cách an toàn qua mạch điện nhờ vào anti-parallel diodes còn lại. Như ta vừa bàn ở trên, các anti-parallel diode ở VSS thường đơn giản hơn các anti-parallel diode ở VDD nên thường thì anti-parallel didoes ở VDD sẽ được bỏ đi và ta chỉ cần anti-parallel diodes ở VSS để bảo vệ cho cả VDD và VSS. Tất nhiên là nếu có anti-parallel diodes ở cả VDD và VSS thì vẫn tốt hơn. Vấn đề là ta có đủ chỗ để đặt các diode này trên con chíp hay không thôi vì chúng thường khá lớn.

Chỉ đặt anti-parallel diodes ở VSS cũng làm đơn giản mạch đáng kể. Ta có thể làm một so sánh nhỏ như sau:

• Nếu mạch có 2 nguồn cấp điện thì ta sẽ cần 2 mạch anti-parallel diodes: một cho VSS và một cho VDD
• Nếu mạch có 3 nguồn cấp điện thì ta sẽ cần 6 anti-parallel diodes: 3 cho VSS (VSS₁-VSS₂, VSS₂-VSS₃, VSS₃-VSS₁) và 3 cho VDD (VDD₁-VDD₂, VDD₂-VDD₃, VDD₃-VDD₁).

Rõ ràng nếu ta loại bỏ bớt các anti-parallel diodes ở VDD thì số lượng mạch sẽ giảm đáng kể trong trường hợp có nhiều nguồn cấp điện. Việc này không chỉ tiết kiệm được nhiều diện tích chíp mà còn đơn giản hoá việc nối các power bus rất nhiều. Nên nhớ rằng các power bus nối với mạch ESD cũng phải được làm bằng những lớp dây kim loại rộng và có điện trở thấp. Layout nhiều bus như vậy không những chiếm nhiều diện tích mà còn là một công việc không dễ dàng. Ta có thể dùng phần nào đó diện tích tiết kiệm được nhờ loại bỏ các anti-parallel diodes ở VDD để tăng cường khả năng dẫn dòng của các power-clamp cũng như các anti-parallel diodes ở VSS.

Phần kết

Mục tiêu của các bài viết về ESD này là cung cấp một số kiến thức cơ bản nhất về ESD. Ta có thể thấy bản thân hiện tượng ESD cũng như cách thức hoạt động của mạch bảo vệ ESD cũng không có gì là bí hiểm cả. Cũng chỉ là dòng điện và điện áp, diode và transistor hoạt động theo những quy tắc cơ bản nhất của điện:

• Dòng điện chạy theo đường dẫn có điện trở thấp nhất.
• Điện áp tạo ra bởi dòng điện ESD có thể được giảm thiểu bằng cách thiết kế những đường dẫn ESD có điện trở thấp.
• Diode khi được phân cực thuận có khả năng dẫn dòng rất lớn và được dùng để bảo vệ cho các I/O (mạch double diode) cũng như các dây nguồn (anti-parallel diodes).
• Mạch power clamp sẽ được kích hoạt để tạo đường dẫn dòng giữa VSS và VDD khi điện áp chênh lệch giữa VSS và VDD tăng cao và nhanh trong trường hợp có ESD.

Việc tôi tìm hiểu về ESD cũng đến một cách tình cờ, dạng như được giao một project phụ cho một project chính khác. Mạch điện ESD cũng như vậy, nó thường không phải là mạch điện chính mà chỉ là mạch điện phụ để bảo vệ cho con chíp. Và trong khi ta cố gắng thiết kế mạch ESD sao cho thật hiệu quả, ta lại mong muốn rằng các mạch ESD này sẽ không bao giờ phải nhúc nhích cả.

Vậy nên nếu chúng ta có dừng việc tìm hiểu về ESD ở đây có lẽ cũng chúng ta cũng chẳng gặp phải vấn đề gì to tát — trừ khi chúng ta phải kiếm sống bằng việc thiết kế các mạch bảo vệ ESD. Trong các IP mà ta cần để thiết kế một con chíp chắc chắn phải có IP về input/output pad. Mạch bảo vệ ESD là một phần của IP này. Những kiến thức được trình bày trong bài viết có lẽ đủ để các bạn nắm bắt được cách sử dụng các IP này và, khi cần thiết, có thể “hack” chúng đôi chút. Còn nếu bạn cảm thấy hứng thú và muốn đi sâu vào nghiên cứu hay phát triển sự nghiệp của mình trên hiện tượng ESD thì xin chúc mừng. Đó có thể là một con đường ít người đi nhưng mọi con chíp đều phải vượt qua.