Công nghệ bán dẫn 5nm (Phần 1/2)

• Nguyên bản tiếng Anh: “What Transistors Will Look Like At 5nm,” Mark Lapedus, August 18, 2016
• Người dịch: Tạ Minh Chiến

Kiểu transistor nào sẽ thay thế finFET khi công nghệ bán dẫn chuyển sang thế hệ dưới 7nm? Cuộc tranh luận chỉ mới bắt đầu.

Các nhà sản xuất chíp đang lắp đặt thêm máy móc để sản xuất các chíp bán dẫn theo quy trình 16nm/14nm còn các công nghệ 10nm và 7nm thì cũng đang sắp sửa ra mắt.

Các công ty bán dẫn cũng đang nghiên cứu quy trình 5nm. TSMC hy vọng sẽ ra mắt công nghệ 5nm trước năm 2020. GlobalFoundries, Intel, và Samsung cũng có các hoạt động nghiên cứu và phát triển cho thế hệ công nghệ này.

Nhưng vẫn còn rất nhiều khó khăn và cả những điều chưa biết trong công nghệ 5nm. Trước hết, thời điểm và chi tiết kỹ thuật cụ thể của công nghệ 5nm vẫn còn mù mờ. Tiếp đến là hàng loạt trở ngại về mặt kĩ thuật và kinh tế. Và ngay cả khi công nghệ 5nm trở thành hiện thực, có lẽ cũng chỉ có vài công ty có đủ khả năng tài chính để dùng nó.

“Hiện tại tôi cho rằng 5nm sẽ thành hiện thực, nhưng sẽ không được đưa ra sản xuất đại trà trước năm 2020,” Bob Johnson, một nhà phân tích ở Gartner, chia sẻ. “Nếu phải dự đoán thì tôi cho rằng đó sẽ là năm 2021 hay 2022.”

“Một thiết kế SoC với độ phức tạp vừa phải trên công nghệ 5nm sẽ tốn 500 triệu đô-la hay hơn nữa,” Johnson nói. Để so sánh, Gartner cho biết chíp SoC 7nm sẽ tốn 271 triệu đô-la, gấp khoảng 9 lần so với công nghệ 28nm, là công nghệ dùng transistor dạng phẳng.

Với những công ty có khả năng chuyển sang thiết kế trên công nghệ 5nm thì có hai loại transistor chính đang cạnh tranh nhau cho công nghệ này—finFET và FET với cực cổng dạng vòng theo phương ngang (lateral gate-all-around FET). Gate-all-around (GAA), đôi khi còn được gọi là FET với kênh dẫn nanowire nằm ngang, là một finFET được lật ngang qua và có cực cổng vòng chung quanh.

Thực tế thì các công ty bán dẫn đang ủng hộ công nghệ gate-all-around. “Transistor GAA có các đặc tính tĩnh điện tốt hơn finFET, điều này có thể sẽ cho phép thu nhỏ chiều dài cực cổng thêm nữa,” theo Mark Bohr, một thành viên cao cấp và là giám đốc phụ trách kiến trúc và tích hợp quy trình công nghệ ở Intel.

Nhưng do khả năng hiện thực hoá gate-all-around vẫn còn bỏ ngõ nên công nghệ finFET cũng được xem xét cho mức 5nm. Cho dù sử dụng kiến trúc nào đi nữa thì  khó khăn vẫn là phải làm sao cho công nghệ 5nm trở nên phổ biến hơn chứ không phải là chỉ được dùng trong một vài sản phẩm đặc biệt. Nếu không sẽ không đảm bảo được lợi nhuận. “Tôi cho rằng sẽ có một thế hệ công nghệ 5nm được dùng cho một số loại sản phẩm nào đó,” Bohr nói.

Hiện giờ, gate-all-around đang thu hút được nhiều sự chú ý nhất cho dù công nghệ này gặp nhiều khó khăn trong quá trình sản xuất. Việc chế tạo các chi tiết cấu trúc, các cực cổng, các nanowire, và các dây dẫn đều khó. Thêm vào đó, kiểm soát quy trình sản xuất cũng có thể cực kì khó khăn. Và, tất nhiên, khả năng chế tạo các transistor gate-all-around với chi phí thích hợp vẫn là điều then chốt.

Để giúp cho ngành công nghiệp bán dẫn hiểu thêm về transistor kiểu all-gate-around, Semiconductor Engineering sẽ giới thiệu quy trình sản xuất cơ bản và các thách thức đối với công nghệ này. Ngoài ra, bài viết còn có phần thảo luận về các linh kiện tương lai, như complementary FET và nanowire theo phương thẳng đứng.

Gate-all-around là gì?

Hiện nay, các công ty sản xuất chíp đang xây dựng cơ sở sản xuất  finFET, nhưng không phải công ty nào cũng có công nghệ mới nhất này. Trong mạch logic, chẳng hạn, công nghệ tối ưu vẫn là 40nm và 28nm phẳng.

Nhiều nhà máy sản xuất chíp, thực tế, chỉ mới ”thấy có sự tăng trưởng trong công nghệ 28nm, đặc biệt là từ các khách hàng trong lĩnh vực thông tin,” theo như Po Wen Yen, giám đốc điều hành của United Microelectronics Corp. (UMC), cho biết trong một buổi nói chuyện mới đây. Chẳng hạn, tỷ lệ thời gian hoạt động của nhà máy 28nm của UMC trong quý 3 năm 2016 là 90%, so với mức khoảng 70% trong năm trước, Yen nói.

Thị trường cũng đang nóng dần lên đối với các công nghệ mới. Bắt đầu từ mức 22nm và 16nm/14nm, các nhà sản xuất chíp chuyển từ transistor dạng phẳng sang finFET. Lý do là vì finFET giúp vượt qua hiệu ứng kênh dẫn ngắn (short-channel effect) trong transistor dạng phẳng. Trong finFET, dòng điện được điều khiển thông qua một cực cổng bọc quanh ba mặt của một fin.

Nhưng đến một lúc nào đó thì finFET cũng sẽ gặp phải nhiều vấn đề. “Sau mức 7nm, chúng tôi thấy một số thách thức,” theo Kelvin Low, giám đốc tiếp thị cao cấp cho mảng dịch vụ sản xuất bán dẫn của Samsung. “Trước kia mỗi khi giảm khoảng cách CPP (contacted poly pitch) chúng tôi lại tăng được hiệu suất hoạt động của nguồn. Nhưng chúng tôi nghĩ rằng ở mức CPP bằng 7nm, điều này không còn đúng nữa. Phải có các cấu trúc khác và các kĩ thuật xử lý sức căng khác để giải quyết vấn đề này.”

Còn nữa, các kết nối bằng đồng—những sợi dây tí hon liên kết các transistor—càng lúc càng nhỏ hơn qua mỗi thế hệ công nghệ làm cho thời gian trễ do điện trở-điện dung (RC) trên chíp càng lúc càng tăng. ”Chúng tôi cho rằng độ trễ do hiệu ứng RC sẽ tăng lên đáng kể,” Low nói.

Nhìn chung, finFET có thể được tiếp tục phát triển để sử dụng cho công nghệ 5nm, mặc dù điều đó cần đến các vật liệu mới cho kênh dẫn. Một ý tưởng là thêm silicon germanium (SiGe) vào pMOS.

“Điều này giúp tăng hiệu năng mà không phải giảm chiều cao của fin,” theo Mike Chudzik, giám đốc cao cấp phụ trách chiến lược ở Applied Materials. “Thực ra, nó không cho phép bạn giảm chiều dài kênh dẫn. Nhưng nó làm tăng khả năng dẫn (mobility).”

Nhưng khi chiều dày của fin đạt đến mức khoảng 5nm thì finFET không còn khả năng phát triển nữa. “Ta có thể làm fin nhỏ hơn,” Chudzik nói. “Nhưng, đột nhiên, ta vấp phải hiệu ứng lượng tử (quantum confinement). Khoảng cách giữa các mức năng lượng (bandgap) tăng lên khi các fin trở nên quá mỏng. Và vì vậy điện áp ngưỡng tăng lên.”

Đó là lý do tại sao các công ty sản xuất chíp lại quan tâm đến gate-all-around. “(Gate-all-around) phức tạp hơn nhiều so với những gì chúng ta đang làm, nhưng đó là một bước phát triển tự nhiên từ finFET,” theo Dave Hemker, phó giám đốc cao cấp và giám đốc kĩ thuật ở Lam Research.

Nhìn trên bề mặt thì gate-all-around giống như một MOSFET với cực gate nằm giữa cực drain và cực source. Thêm vào đó, gate-all-around lại chứa một finFET. Nhưng các fin không được chế tạo theo phương thẳng đứng như trong các finFET ngày nay mà được lật sang nằm ngang.

Transistor kiểu gate-all-around cũng chứa ba nanowire hay nhiều hơn. Các nanowire, tạo thành các kênh dẫn, được nối với cực source và cực drain. Kích thước của chúng thì rất đáng kinh ngạc. Chẳng hạn, IMEC mới đây trình diễn một transistor kiểu gate-all-around với các nanowire có đường kính 8nm.

Cực cổng bằng kim loại và ô-xit cách điện loại high-k, được dùng để điều khiển dòng điện, được đặt giữa cực source và cực drain. Câu hỏi được đặt ra vẫn là—Tại sao phải dùng gate-all-around? “Thực ra, tôi cho rằng nó không hẳn tốt hơn về mặt tĩnh điện,” Chudzik nói. “Ta muốn dùng gate-all-around do ta có thể thay đổi nó để cải thiện hiệu năng.”

Những người khác cũng đồng ý. “Không hẳn là khi chuyển từ finFET sang gate-all-around ta sẽ có được sự cải thiện đáng kể,” theo David Fried, giám đốc kĩ thuật của Coventor. “Ta chỉ có thêm được một chút khả năng điều khiển đặc tính tĩnh điện của transistor.”

Lợi ích lớn nhất, theo Fried, là khả năng giảm chiều dài kênh dẫn. “Kênh dẫn được bao bọc hoàn toàn và ta có khả năng điều khiển dòng điện tốt hơn,” ông nói. “Gate-all-around còn cho ta khả năng thu hẹp chiều dài kênh dẫn.”

Vậy loại transistor nào—finFET hay gate-all-around—tốt hơn cho công nghệ 5nm? Hiện tại thì điều này vẫn chưa thực sự rõ ràng do mỗi công nghệ có ưu và nhược điểm riêng.

Các công ty sản xuất chíp đang phải cân nhắc các quyết định khó khăn. “Sau hai hay ba thế hệ finFET nữa thì ta phải đối diện với câu hỏi thực sự đó là phải thay đổi vật liệu hay chuyển sang nanowire,” Hemker nói. “Transistor sẽ không đổi, nhưng (câu hỏi là) ta có thể đạt được tỷ lệ I_on/I_off với kích thước transistor mà ta muốn hay không?”

Ngoài ra, còn có các lựa chọn khác chẳng hạn như xếp chồng các con chíp theo kiểu 2.5D hay dùng các linh kiện 3D, và các công nghệ khác.

Mô tả ý tưởng transistor kiểu gate-all-around của EPFL.

…

(Xem tiếp Phần 2)