Công nghệ bán dẫn 5nm (Phần 2/2)


(Phần 1)

Chế tạo transistor kiểu gate-all-around

Có nhiều cách để tạo ra transistor kiểu gate-all-around. Trong một quy trình đơn giản, nhà sản xuất sẽ bắt đầu bằng việc chọn loại vật liệu cho cấu trúc pFET và nFET. Các lựa chọn cho pFET là silicon, germanium (Ge) hay SiGe. Cho nFET thì có thể dùng silicon, SiGe, Ge hay một loại vật liệu nhóm III-V.

Ge và III-V có khả năng dẫn cao hơn silicon, nhưng những vật liệu đặc biệt này dễ bị lỗi trong cấu trúc (defect) và có vấn đề về độ tin cậy (reliability). Do vậy, có lẽ cách đơn giản hơn là dùng silicon và/hoặc SiGe. “SiGe là một vật liệu dễ dùng hơn so với germanium và III-V,” theo Dan Mocuta, giám đốc về tích hợp và linh kiện logic ở Imec.

Ví dụ cụ thể: Quy trình chế tạo gate-all-around của Imec bắt đầu bằng cách hình thành một cấu trúc siêu lớp (super-lattice) bên trên tấm nền CMOS thông thường. Cấu trúc siêu lớp hình vuông của Imec có các lớp silicon và SiGe xen kẽ. Lý tưởng thì nó sẽ có ba lớp SiGe và ba lớp silicon.

Chế tạo một finFET (phẳng)

Sau khi có siêu lớp thì finFET mới được hình thành. Trong gate-all-around, fin được lật sang nằm ngang. Tuy vậy, các bước chế tạo vẫn giống như cách chế tạo finFET thông thường. Sử dụng các kĩ thuật thêm vật liệu (doping) thông thường từ một máy bắn ion (ion implanter), cực source và drain được hình thành bên trên cấu trúc siêu lớp, cực source ở một đầu còn cực drain ở đầu bên kia.

Sau đó, bề mặt bên trên của siêu lớp được tạo thành dạng hình chữ “H” bằng nhiều bước khắc quang học. Cấu trúc hình chữ H này nằm ngang.

Hai vạch đứng của chữ H là cực source và cực drain. Còn vạch ngang ở giữa là một phần của fin.

Quy trình này gặp một số trở ngại. Trong bước khắc quang học, hiện nay có hai công nghệ được dùng—khắc bằng tia cực tím (extreme ultraviolet, EUV) và khắc bằng ánh sáng bước sóng 193nm chiếu lên wafer đặt chìm trong nước (193nm immersion). Ở mức 5nm thì cho dù sử dụng công nghệ nào đi nữa ta cũng phải khắc nhiều lần.

Các nhà sản xuất chíp có thể dùng cả hai cách trên công nghệ 5nm. Mặc dù vậy, họ muốn dùng EUV cho mức 7nm và/hoặc 5nm để đơn giản hoá các bước khắc trong quy trình. “Nếu không có EUV thì số lớp mặt nạ sẽ tăng lên đáng kể,” Low nói. “Với EUV, chúng tôi dùng ít lớp mặt nạ hơn.”

Tuy nhiên, EUV vẫn chưa được đưa vào sản xuất do một số khó khăn về nguồn sáng, chất cản quang, và việc sản xuất mặt nạ.

Hiện nay, ASML đang chuyển giao phiên bản mới nhất của loại máy quét EUV—mã số NXE:3350B. Thiết bị này sử dụng bước sóng 13.5nm và có độ mở là 0.33, độ phân giải half-pitch là 16nm.

ASML cũng nâng cấp nguồn của máy quét từ 80-watt lên 125-watt. Việc này sẽ tăng tốc độ xử lý từ 55-65 wafer một giờ lên 85 wafer một giờ. Thêm vào đó, ASML cũng đang sắp sửa cho ra một phiên bản nữa trong dòng máy quét EUV—chiếc NXE:3400B. Được dự định dùng cho cho công nghệ 5nm, NXE:3400B có độ phân giải 13nm.

Công ty cũng dự định sẽ ra mắt bộ nguồn công suất khoảng 200-watt (hay cao hơn nữa) trong năm nay hoặc năm sau. Nhưng cũng như trước kia, các nhà sản xuất chíp muốn có máy EUV với bộ nguồn 250-watt để dùng trong sản xuất với số lượng lớn. Bộ nguồn 250-watt sẽ cho phép xử lý 125 wafer mỗi giờ.

“Chúng tôi vẫn còn rất nhiều việc phải làm để tăng tốc độ khắc bằng EUV lên đến mức cần thiết,” theo Harry Levinson, thành viên cao cấp và là giám đốc cấp cao về nghiên cứu công nghệ ở GlobalFoundries.

Thêm vào đó, các nhà sản xuất còn gặp khó khăn trong việc tạo ra các chất cản EUV có thể hoạt động với các chi tiết có half-pitch nhỏ hơn 30nm. “Nếu chúng tôi có được độ nhạy cản quang vào mức 20 phần ngàn joule trên mỗi centimet vuông thì chúng tôi có thể đạt đến mức chi phí tương đương với kĩ thuật khắc immersion ba bước,” Levinson nói.

“Theo các số liệu mà chúng tôi có vào thời điểm này thì  chúng tôi không nghĩ rằng chúng tôi sẽ chế tạo được các dây dẫn với các mặt bên đủ phẳng với loại chất cản quang có độ nhạy 20 phần ngàn joule trên mỗi centimet vuông. Nhưng với công nghệ 7nm thì độ nhạy 30 phần ngàn joule trên mỗi centimet vuông có lẽ là đủ. Cho dù vậy thì vẫn chưa đạt được mức chi phí tương đương với kĩ thuật khắc immersion ba bước. Nhưng với các ưu điểm khác của EUV, đặc biệt là thời gian chiếu, thì đây cũng có thể được xem là một con số hợp lý và cho thấy EUV có thể được dùng cho công nghệ 7nm,” ông nói.

Tạo nanowire

Bước kế tiếp có lẽ là bước khó nhất trong quá trình chế tạo transistor kiểu gate-all-around. Đó là bước tạo ra các nanowire.

Sau khi thực hiện các công đoạn khắc, cấu trúc sẽ có hình dạng chữ H. Như đã nói ở trên, hai vạch đứng là các cực source và drain. Phần gạch nối ở giữa là nơi các nanowire sẽ được hình thành.
Trong bước này, Imec và các công ty khác đã phát triển một phương pháp chế tạo cực cổng kim loại bằng cách thay thế. Ban đầu, phần ở giữa này là một siêu lớp bao gồm các lớp SiGe và silicon xen kẽ nhau.

Sử dụng một kĩ thuật thay thế, các lớp SiGe trong siêu lớp sẽ được gỡ bỏ. Còn lại sẽ là các lớp silicon với một khoảng trống giữa chúng. Về cơ bản, mỗi lớp silicon tạo thành một nanowire. Mỗi nanowire được kéo căng bởi SiGe để tăng khả năng dẫn của kênh truyền.

Trong trường hợp lý tưởng thì mỗi transistor sẽ có ba nanowire. Các nanowire sẽ chạy theo phương nằm ngang và được treo lơ lửng từ cực source sang cực drain.

Về cơ bản, ba nanowire sẽ nằm xếp chồng lên nhau (tầng trên cùng, tầng giữa, và tầng dưới cùng). Các nanowire được ngăn cách với nhau bởi một khoảng trống và chúng không tiếp xúc với nhau.

Thông thường, trong quy trình thay thế cực cổng này, các nhà sản xuất dùng kĩ thuật ăn mòn (etch) để loại bỏ các vật liệu. Nhưng các chất ăn mòn thông thường có thể không đáp ứng được yêu cầu về kích thước trong gate-all-around.

Điều khó khăn trong kĩ thuật này là ta phải loại bỏ được SiGe trong các cấu trúc có kích thước 15 ăng-strom hay nhỏ hơn. (1 ăng-strom bằng 0.1nm.) Không những thế SiGe phải được loại bỏ mà không làm ảnh hưởng tới các phần khác của transistor.

Trong quy trình này, các nhà sản xuất chíp dùng một công nghệ khắc thế hệ mới có tên gọi là khắc lớp nguyên tử (atomic layer etch, ALE). Công nghệ này có khả năng loại bỏ các vật liệu một cách có chọn lọc ở mức độ phân tử. Trên lý thuyết thì ALE có thể loại bỏ SiGe giữa các lớp silicon mà không gây hư hại hay để lại tàn dư gì.

“Ý tưởng là loại bỏ một cách có chọn lọc SiGe trong silicon,” theo Matt Cogorno, chịu trách nhiệm quản lý sản phẩm toàn cầu của Applied Materials. “Nhờ cách loại bỏ có chọn lọc này, ta tạo nên các nanowire.”

Tuy nhiên vẫn còn có một số trở ngại. “Có một kênh dẫn ký sinh được tạo ra bên dưới các nanowire. Ta phải tìm ra cách để loại bỏ sự rò rỉ qua kênh dẫn ký sinh đó,” Mocuta (Imec) nói. “Chúng tôi làm điều này bằng cách dùng một kĩ thuật mà chúng tôi gọi là “ground plane doping”. Chúng tôi thêm các vật liệu vào phần wafer bên dưới trước khi tạo siêu lớp. Điều này loại bỏ sự rò rỉ và cải thiện đặc tính dẫn điện của transistor.”

gaa2

Transistor gate-all-around của Imec với hai nanowire nằm chồng lên nhau.

Cực gate và các dây dẫn kết nối

Bây giờ ta phải tạo cực gate cho transistor. Các vật liệu dùng để hình thành cực gate sẽ được đưa vào khoảng trống giữa cực source và cực drain bằng một kĩ thuật phủ vật liệu có tên gọi là atomic layer deposition (ALD, phủ từng lớp nguyên tử). Nhờ đó cực gate sẽ bọc quanh các nanowire.

“Kĩ thuật phủ vật liệu thực sự gặp khó khăn ở bước này,” Fried (Coventor) nói. “Trong một finFET, khi nhìn từ bên trên xuống ta thấy một cái rãnh được tạo ra bởi cực gate và cái fin sẽ nằm trong đó. Vật liệu sẽ được phủ lên trên toàn bộ bề mặt. Tất nhiên là sẽ có đôi chút khó khăn trong việc phủ lên hai bên vách của cái fin. Nhưng ta có thể thấy nơi mà ta muốn thêm vật liệu vào.”

Với gate-all-around thì đó lại là chuyện hoàn toàn khác. “Giờ đây, khi nhìn từ trên xuống, tôi chỉ thấy những sợi nanowire này. Tôi phải thêm vật liệu vào xung quanh chúng cả ở những chỗ mà tôi không nhìn thấy. Và tôi phải đảm bảo rằng vật liệu được phủ thật đều,” Fried nói.

Những người khác cũng đồng ý. “Ta không nhìn thấy một cách trực tiếp được. Ta không chỉ phải phủ lên bên trên nanowire mà ta còn phải phủ lên cả phần bên dưới của chúng. Ta cần phải có các phương pháp hoá học hoạt động một cách hoàn hảo,” theo Mohith Verghese, giám đốc tiếp thị sản phẩm toàn cầu của ASM International (ASMI).

Giải pháp? “Chúng ta sẽ thấy phương pháp ALD nhiệt quay trở lại. Đó sẽ là một giải pháp hoàn toàn dựa trên các hoá chất,” Verghese nói. Về cơ bản, ALD nhiệt là một quá trình hai giai đoạn và sử dụng hai chất phản ứng—A và B. Chất thứ nhất, A, được bơm vào ngăn phản ứng ALD. Wafer được xử lý rồi các hoá chất được xả ra. Sau đó, chất thứ hai, B, lại trải qua quá trình tương tự.

Mặc dù vậy, các dây dẫn kim loại mới có thể là trở ngại lớn nhất trong công nghệ 5nm. Để giải quyết vấn đề về độ trễ RC, các nhà sản xuất chíp cần có những bước đột phá. “Đó là một bài toán khó,” Hemker nói. “Ta sẽ phải tiếp cận vấn đề này từ mọi góc độ. Ta sẽ phải đưa ra được một giải pháp hoàn chỉnh về vật liệu, thiết bị, quy trình tích hợp, và thiết kế linh kiện.”

Thế hệ công nghệ tiếp theo

Trong nghiên cứu và phát triển, các công ty sản xuất chíp cũng đang tìm hiểu về công nghệ 3nm và xa hơn nữa, mặc dù chưa có gì rõ ràng là những công nghệ này có thể xảy ra hay không.

Với công nghệ 3nm, người ta đang tìm hiểu khả năng dùng các transistor gate-all-around theo phương ngang cũng như các transistor dùng nanowire theo phương thẳng đứng. “Chúng tôi cũng đang kết hợp với một số trường đại học để nghiên cứu về nanowire theo phương thẳng đứng. Nếu ta có thể chế tạo chúng và tạo được các kết nối với chúng thì sẽ rất tuyệt. Hiện nay khả năng hoạt động của transistor không còn tăng tương ứng với mật độ của chúng nữa. Khi ta liên tục thu nhỏ transistor thì mức độ rò rỉ sẽ tăng lên qua mỗi thế hệ công nghệ. Với cách mới này thì mức độ rò rỉ phụ thuộc vào chiều cao của sợi nanowire, còn mật độ thì lại phụ thuộc vào đường kính. Do vậy chúng tách bạch với nhau hơn. Tất nhiên ta vẫn phải tìm ra cách để tạo ra những cấu trúc này và sản xuất chúng. Còn rất nhiều việc phải làm,” Hemker nói.

Bên cạnh đó, complementary FET cũng đang được chú ý. Linh kiện này giống như một transistor gate-all-around: một nanowire tạo thành một nFET, còn sợi kế tiếp tạo thành một pFET, và cấu trúc đó được lặp đi lặp lại. “Ta chỉ việc tạo lớp cách điện giữa các linh kiện này rồi xếp chồng chúng lên nhau,” Fried nói. “Đó sẽ là một cuộc cách mạng. Nó sẽ thay đổi hoàn toàn cách thức làm tăng mật độ mạch điện. Và nó sẽ là một thử thách thực sự.”

Advertisements

One comment

  1. Pingback: Công nghệ bán dẫn 5nm (Phần 1/2) | Chuyên Mục Công Nghệ

Trả lời

Mời bạn điền thông tin vào ô dưới đây hoặc kích vào một biểu tượng để đăng nhập:

WordPress.com Logo

Bạn đang bình luận bằng tài khoản WordPress.com Đăng xuất / Thay đổi )

Twitter picture

Bạn đang bình luận bằng tài khoản Twitter Đăng xuất / Thay đổi )

Facebook photo

Bạn đang bình luận bằng tài khoản Facebook Đăng xuất / Thay đổi )

Google+ photo

Bạn đang bình luận bằng tài khoản Google+ Đăng xuất / Thay đổi )

Connecting to %s

%d bloggers like this: