Hiện tượng phóng điện do tĩnh điện (ESD) – Phần 4: Nguyên lý cơ bản

(Phần 3: Dòng điện ESD)

Mặc dù khả năng chịu đựng ESD thường được mô tả bằng các giá trị VESD cho các mô hình tương ứng (HBM, MM, hay CDM) như trong Bảng 1 (xem Phần 2), bản chất của hiện tượng ESD lại là một dòng điện với dạng sóng như trong Hình 2 (xem Phần 3). Nói cách khác chíp bán dẫn sẽ “thấy” một dòng điện chạy vào/ra ở một I/O (input/output – ngõ vào/ra) của con chíp và chạy ra/vào ở một I/O khác. Tuỳ thuộc vào đặc tính dẫn điện bên trong con chíp giữa hai I/O này mà dòng điện ESD sẽ gây ra các hiệu ứng khác nhau. Ở đây ta chỉ bàn đến hiệu ứng điện, nghĩa là ta chỉ bàn về dòng điện và điện áp bên trong mạch và việc bảo vệ cũng chỉ giới hạn trong việc kiểm soát dòng điện và điện áp mặc dù trong thực tế có thể các hiệu ứng khác như nhiệt, electromigration, vv, mới trực tiếp làm hỏng chíp.

Hãy xem thử điều gì sẽ xảy ra trong những trường hợp giả dụ sau.

Trước hết, giả sử rằng “Mạch điện chịu tác động của ESD” không chứa một thành phần mạch nào có khả năng dẫn điện giữa hai I/O chịu ảnh hưởng của ESD. Điều gì sẽ xảy ra? Do không có dòng điện chạy trong mạch, các điện áp rơi trên LESD và RESD sẽ bằng 0. Kết quả là ta sẽ có Vcir(t)=VESD. Điều này có nghĩa là một điện áp từ vài trăm đến vài ngàn Volt sẽ được đặt lên I/O1 và I/O2. Trong các chip bán dẫn, điện áp đánh thủng (breakdown voltage) của các tiếp xúc p-n cũng chỉ vào khoảng 10-20V còn với các lớp cách điện thì giá trị này còn thấp hơn. Lớp ôxit ở cực gate của các transistor là dễ bị đánh thủng nhất. Các lớp ô-xít mỏng có điện áp đánh thủng chỉ vào khoảng 1-2V, còn với các lớp ô-xít dày thì cũng không quá 5V. Vậy nên điện áp Vcir(t) tạo ra bởi iESD(t) sẽ lần lượt đánh thủng các tiếp xúc p-n và/hoặc các lớp cách điện cho đến khi nào một đường dẫn điện được tạo ra giữa I/O1 và I/O2 để giải phóng lượng tĩnh điện được tích trong CESD. Do quá trình phóng điện này, Vcir(t) sẽ giảm dần và trở về bằng 0 sau khi toàn bộ lượng điện tích đã được giải phóng. Tuy nhiên, các tiếp xúc p-n, các lớp cách điện, hay các lớp ô-xít ở cực gate đã bị đánh thủng thì không bao giờ phục hồi lại được và chíp bán dẫn xem như đã bị hỏng hoàn toàn.

Từ trường hợp giả dụ trên ta có thể thấy: một khi đã xảy ra ESD thì chắc chắn sẽ có dòng điện chạy qua mạch. Nếu không có một đường dẫn điện nào thì ESD sẽ tự tạo ra đường dẫn bằng cách đánh thủng lớp cách điện. Vậy thì cách duy nhất mà ta có thể làm là tạo sẵn các đường dẫn để dòng điện ESD chạy qua, hay nói một cách dí dỏm là hãy “vẽ đường cho hươu chạy”. Câu hỏi kế tiếp sẽ là: ta phải vẽ con đường như thế nào thì “hươu” mới chạy qua mà không gây tác hại gì?

Hãy xem xét tiếp trường hợp ở bên trong mạch điện có một đường dẫn điện giữa I/O1 và I/O2. Nếu trên đường dẫn điện này có một điện trở hiệu dụng Reff (có thể là điện trở ký sinh của dây dẫn, hay điện trở hiệu dụng của một kết nối p-n phân cực thuận, vv) thì sẽ có một điện áp iESD(t)Reff được tạo ra. Điện áp này có thể sẽ xuất hiện trên các thành phần trong mạch điện như transistor, tụ điện, vv… Hình 4 mô tả một trường hợp điện áp này xuất hiện giữa cực gate và cực drain/source của transistor M1.

esd_ir

Hình 4: Ví dụ về một điện áp iESD(t)Reff được tạo ra trên lớp ô-xít cực gate của transistor M1.

Để cực gate của M1 không bị đánh thủng thì điện áp giữa cực gate và cực source VGS,1 = iESD(t)Reff phải thấp hơn giá trị điện áp đánh thủng của lớp ô-xít ở cực gate. Điều này có nghĩa là Reff phải nhỏ hơn một mức giới hạn nào đó. Với các transistor dùng lớp ôxit mỏng, giá trị điện áp đánh thủng, Vbd, có thể chỉ khoảng 1-2V. Cứ hào phóng cho rằng giá trị cực đại của iESD(t) là 1A đi (tương ứng với VESD = 1.5kV trong mô hình HBM) thì để đảm bảo iESD(t)Reff nằm trong giới hạn an toàn của M1 ta phải có RESD < Vbd/iESD,max = 1Ω. VESD càng cao (tương ứng với iESD(t) càng cao) thì Reff lại càng phải nhỏ hơn.

Có hai điều cần lưu ý ở đây. Thứ nhất, Reff không nhất thiết phải là điện trở hiệu dụng của toàn bộ đường dẫn điện từ I/O1 đến I/O2, tạm gọi là Rtotal, mà có thể chỉ là một phần của Rtotal. Hệ quả của điều này là Vcir = iESD(t)Rtotal có thể lớn hơn iESD(t)Reff nghĩa là lớn hơn điện áp đánh thủng nhưng mạch điện vẫn an toàn. Ví dụ cụ thể về trường hợp này sẽ được trình bày về sau.

Điều thứ hai cần bàn là giá trị giới hạn 1Ω. (Tất nhiên giá trị 1Ω là chỉ trong ví dụ này thôi chứ trong trường hợp khác giới hạn này có thể khác đi đôi chút nhưng tựu chung cũng nằm trong khoảng 1Ω +/-50%.) 1Ω nên xem là lớn hay nhỏ? “Lớn” có nghĩa là ta nghĩ rằng sẽ dễ dàng có được Reff < 1Ω và “nhỏ” nghĩa là ta nghĩ rằng sẽ rất khó để đạt được Reff < 1Ω. Câu trả lời là: trong các chíp CMOS, Reff của các kết nối kim loại rất có thể vượt qua giới hạn 1Ω này nếu ta không cẩn thận khi vẽ layout. Các đường dây kim loại thiết kế để mang dòng điện ESD cần phải được vẽ rộng để có điện trở thấp. Vậy câu trả lời cho vấn đề “vẽ đường cho hươu chạy” như thế nào là: ta cần vẽ đường (dây kim loại) đủ rộng.

Nói tóm lại thì nguyên lý cơ bản trong thiết kế bảo vệ ESD khá là … cơ bản: dòng điện luôn chạy theo đường dẫn nào có điện trở thấp nhất. Vì vậy để chíp bán dẫn có thể sống chung với ESD ta sẽ:

  • Thiết lập sẵn bên trong chíp một đường dẫn để dòng điện ESD chạy qua khi có sự phóng điện.
  • Đường dẫn này phải có khả năng mang dòng điện có cường độ và năng lượng cao.
  • Đường dẫn này phải có điện trở thấp để điện áp rơi trên nó thấp hơn điện áp đánh thủng của các thành phần trong mạch.

(Phần 5: Bảo vệ các I/O)


  • Biên tập: Phạm Duy Đông
Advertisements

Trả lời

Mời bạn điền thông tin vào ô dưới đây hoặc kích vào một biểu tượng để đăng nhập:

WordPress.com Logo

Bạn đang bình luận bằng tài khoản WordPress.com Đăng xuất / Thay đổi )

Twitter picture

Bạn đang bình luận bằng tài khoản Twitter Đăng xuất / Thay đổi )

Facebook photo

Bạn đang bình luận bằng tài khoản Facebook Đăng xuất / Thay đổi )

Google+ photo

Bạn đang bình luận bằng tài khoản Google+ Đăng xuất / Thay đổi )

Connecting to %s

%d bloggers like this: