Tạo cực cổng trước tiên hay sau cùng

Tóm tắt về một cuộc tranh cãi mà lẽ ra giờ này đã phải kết thúc

Có một cuộc chiến đang diễn ra ngoài kia và nó kiểu như thế này:

– “Không thể làm theo cách cũ được nữa. Chúng tôi phải làm theo cách mới.”
– “Không, thực tế cho thấy là chúng tôi sẽ làm được theo cách cũ.”
– “Không, anh sẽ không làm được; cách đó sẽ không đáng tin cậy.”
– “Ha ha, chúng tôi có thể, chúng tôi đã làm như vậy và mọi chuyện đều ổn.”
– “Hừm …”

Chuyện gì vậy nhỉ? Đó chắc là chuyện mà ít người biết lắm nên mới chẳng gây được chú ý gì đối với bất cứ ai tìm được một cái cửa sổ ở xung quanh mình – là những người không làm việc bên trong một cái fab [nhà máy sản xuất chip bán dẫn – người dịch]. Đó là cuộc tranh cãi quanh việc liệu cực cổng (gate) của một chiếc transistor MOS nên được tạo ra “trước tiên” (gate-first) hay “sau cùng” (gate-last).

Tuy nhiên, có một công ty lại xem cuộc tranh cãi đó là điểm mấu chốt trong các thông điệp của mình: GLOBALFOUNDRIES sẽ tiếp tục dùng cách làm cũ cho thêm một thế hệ công nghệ nữa.

Vấn đề là, hầu như không có nhiều chi tiết về bản chất của sự việc trong các thông tin cung cấp bởi những nhà quản lý cao cấp. Tôi chắc rằng những người làm việc trực tiếp sẽ đề cập đến vô vàn chi tiết, nhưng khi chúng được đưa lến đến bộ phận tiếp thị và bán hàng thì chẳng còn gì mấy. Ngay cả khi tìm kiếm trên internet thì ta cũng không thấy vấn đề này được thảo luận nhiều.

Vậy nên tôi cứ mãi thắc mắc với câu hỏi đơn giản nhất, “Chính xác là vấn đề gì đang xảy ra?” Và, sau đó, do nó có vẻ như là một tranh luận về “Cách của tôi tốt hơn”, tại sao nó sẽ chỉ tốt hơn cho một thế hệ công nghệ nữa thôi?

Tôi có cơ hội ngồi nói chuyện với Jim Ballingall ở GLOBALFOUNDRIES để tìm hiểu về vấn đề này. Tôi sẽ cố gắng tóm tắt lại ở đây. Thực ra nó cũng không phức tạp lắm, may mắn là như vậy.

Từ trước đến nay, dù đã trải qua nhiều thế hệ công nghệ, transistor MOS luôn được chế tạo theo kiểu “gate-first” (chế tạo cực cổng trước). Điều này có nghĩa là cực cổng được hình thành trước, và nó sẽ đóng vai trò như một lớp mặt nạ (mask) trong quá trình implantation [một kỹ thuật “bắn” các chất khác vào bên trong tấm wafer – người dịch] để tạo ra cực source và cực drain. Sau khi cực source và cực drain được tạo ra thì tấm wafer phải được gia nhiệt để sửa chữa những hư hỏng xuất hiện trong quá trình implantation (và để tạo ra cấu trúc bán dẫn mong muốn).

Khi nói về con chíp chúng ta thường nói một cách đơn giản rằng chúng có các lớp silicon, ô-xít, polysilicon, và kim loại. Nhưng thực ra thì trong đó còn có nhiều lớp li ti nữa để giúp khắc phục những vấn đề như tính không đồng nhất giữa các lớp tinh thể, tính gắn kết, và các tính chất vật lý khác để đảm bảo các lớp được giữ cố định lại với nhau. Với các cực cổng loại high-K, là công nghệ có tính bước ngoặt, cấu trúc này bao gồm lớp ô-xít, lớp kim loại và nhiều lớp khác nữa nằm giữa hai lớp đó. Rắc rối ở đây là công đoạn gia nhiệt có thể gây hại đến độ bền của cực cổng.

Về nguyên tắc thì giải pháp cho vấn đề này rất đơn giản: dùng một cực cổng tạm thời để làm mặt nạ cho quá trình implantation, sau đó bỏ nó đi và tạo một cực cổng mới sau khi gia nhiệt. Nói cách khác, cực cổng thực sự được tạo ra sau cùng (gate-last), sau khi cực source và drain đã được hình thành.

Nghe thì có vẻ dễ dàng, nhưng nó cũng có cái giá của nó. Cực cổng bằng kim loại phải được làm mỏng đến một mức cần thiết thông qua giai đoạn CMP (chemical/mechanical polishing: đánh bóng bằng hoá chất và cơ học). Cứ tưởng tượng như ta dùng một tấm giấy nhám với một hoá chất sềnh sệch để mài mòn dần lớp kim loại.

Nếu bạn đã từng đánh bóng hay mài – hay thậm chí chỉ cọ rửa cái gì đó bằng miếng xốp – bạn có thể đã nhận thấy rằng những chỗ mềm bị mài mòn nhanh hơn những chỗ cứng, và bề mặt mà bạn xử lý có thể trở nên không đồng đều. Điều này cũng đúng đối với CMP – những vùng rộng không có kim loại thường bị bào mòn nhanh hơn và kết quả là hiện tượng “dishing” hay “cupping” [nghĩa là vùng wafer đó bị lõm xuống – người dịch]. Đây là lý do tại sao kim loại lại thường được thêm vào những vùng mà mật độ kim loại ban đầu quá thấp.

Để tránh nguy cơ “dishing”, người ta đưa ra các “quy tắc thiết kế giới hạn” (restrictive design rules, RDR) cho quy trình “gate-last”, trong đó có:

  • Polysilicon chỉ có thể chạy theo một hướng
  • Không được dùng các tụ điện có kích thước lớn
  • Điện trở làm bằng polysilicon bị thay thế bởi điện trở kim loại với kích thước lớn hơn do chúng có điện trở riêng thấp hơn.

Kết quả của việc này là mật độ của mạch bị giảm từ 10 đến 20%. Như vậy nghĩa là có một sự đánh đổi: gate-last giải quyết được vấn đề tạo ra cực cổng, nhưng nó lại sử dụng nhiều diện tích hơn. Ngược lại nếu bạn có thể dùng gate-first thì mạch của bạn sẽ nhỏ hơn. Tuy nhiên, khi đó bạn lại không thể bỏ qua vấn đề về cực cổng; bạn phải tìm cách giải quyết nó.

Và đó là nguồn gốc của cuộc đối thoại với những “Không làm được.” “Làm được chứ!” “Không được!”.

GLOBALFOUNDRIES đã cùng nghiên cứu với IBM tại nhà máy của IBM ở East Fishkill để tìm một giải pháp khác cho vấn đề độ bền của cực cổng. Họ không nói mình đã làm những gì mà chỉ gọi đó là kỹ thuật “tích hợp vật liệu” (materials integration) trong đó có những bước xử lý rất tinh vi như tạo các lớp dẫn (seed layer) và lớp phủ (cap layer) để tạo ra cực cổng phức tạp hơn chứ không đơn giản là chỉ có kim loại với ô-xit.

Và họ tuyên bố rằng họ đã giải quyết được vấn đề, đã kiểm thử, đã thực hiện burn-in (là kỹ thuật ước định tuổi thọ của con chíp bằng cách cho con chíp hoạt động ở điện áp và nhiệt độ cao – người dịch), và có rất nhiều dữ liệu cho thấy kết quả là đáng tin cậy. Dữ liệu này rất quan trọng bởi vì những người phản đối cho rằng kỹ thuật này không giải quyết được vấn đề. Vậy nên thông điệp mà GLOBALFOUNDRIES thường lặp lại, một cách tóm tắt, là “Chúng tôi đã thực hiện kỹ thuật này, nó thực sự giải quyết được vấn đề, và chúng tôi đang cung cấp công nghệ này cho thị trường.”

Cho đến lúc này thì mọi thứ vẫn ổn. Nhưng điều này chỉ áp dụng được cho một thế hệ công nghệ nữa ở mức 28nm. Sau đó họ sẽ chuyển sang dùng gate-last cho công nghệ 20nm. Để so sánh, Intel đã chuyển sang gate-last ở 45nm còn TSMC thì ở 28nm. Vậy toàn bộ sự náo nhiệt này chỉ là về một thế hệ công nghệ thôi. Phải chăng GLOBALFOUNDRIES đầu hàng ở mức 20nm? Tại sao vậy?

Không hẳn là như vậy. Thật ra ở mức 20nm có nhiều thứ hợp lại làm cho kỹ thuật gate-first trở nên không hữu dụng nữa. Một số quy luật thiết kế RDR, chẳng hạn như việc chỉ được sử dụng polysilicon theo một hướng, trở thành bắt buộc do các lý do liên quan đến kỹ thuật khắc ánh sáng (lithography), và gate-first không giúp gì được trong trường hợp này. Những kỹ thuật “tích hợp vật liệu” tất nhiên cũng trở nên khó thực hiện hơn ở mức 20nm.

Nói tóm lại, GLOBALFOUNDRIES có được thêm một thế hệ công nghệ gate-first nữa. Có lẽ họ đã rất cố gắng để đạt được điều này bởi vì nó đem lại cho họ lợi thế về diện tích wafer khi so sánh với các đối thủ khác sử dụng gate-last. (Và khi bạn phải đương đầu với một gã khổng lồ như TSMC thì bất cứ lợi thế nào mà bạn có cũng hữu ích.)

Nếu như GLOBALFOUNDRIES thực sự có các số liệu để chứng minh cho công nghệ của mình thì những tranh cãi này có lẽ sẽ chấm dứt bởi vì họ đã làm được những gì họ nói. Nhưng cũng như trong bất kỳ cuộc chiến quảng cáo nào kiểu như thế này, bạn sẽ phải nói đi nói lại không ngừng nghỉ về những gì mình có thể làm được để chống lại luận điệu “tụi nó sẽ không làm được đâu” mà phe chống đối đang lải nhải.


  • Nguyên bản tiếng Anh: “Gate First vs. Last,” Bryon Moyer, EEJournal.com, November 14, 2011.
  • Người dịch: Tạ Minh Chiến
Advertisements

Trả lời

Mời bạn điền thông tin vào ô dưới đây hoặc kích vào một biểu tượng để đăng nhập:

WordPress.com Logo

Bạn đang bình luận bằng tài khoản WordPress.com Đăng xuất / Thay đổi )

Twitter picture

Bạn đang bình luận bằng tài khoản Twitter Đăng xuất / Thay đổi )

Facebook photo

Bạn đang bình luận bằng tài khoản Facebook Đăng xuất / Thay đổi )

Google+ photo

Bạn đang bình luận bằng tài khoản Google+ Đăng xuất / Thay đổi )

Connecting to %s

%d bloggers like this: